.          高實時性低開銷網(wǎng)絡通訊協(xié)議的設計與實現(xiàn)

目前主流公開的網(wǎng)絡協(xié)議，如以太網(wǎng)所使用的TCP/IP協(xié)議雖然功能完備、運行穩(wěn)定，但其傳輸機制和服務方式都比較復雜冗余，實時性較差，不適合于多實時性有較高要求的領域。

光纖反射內(nèi)存網(wǎng)通訊協(xié)議要在保證高實時性和穩(wěn)定性前提下，降低協(xié)議的復雜度。在保證網(wǎng)絡基本服務和傳輸穩(wěn)定性的前提下，盡量提高系統(tǒng)的傳輸性能、實時性及相應速度。同時要有完整的錯誤處理機制，在錯誤發(fā)生的情況下保證錯誤不蔓延，有良好的自愈能力。

.          邊收邊轉(zhuǎn)的數(shù)據(jù)轉(zhuǎn)發(fā)模式實現(xiàn)低延時數(shù)據(jù)轉(zhuǎn)發(fā)

在協(xié)議控制器設計上采用RFMMA(Reflective Memory Multiple Access)基于反射內(nèi)存的多模式存取技術，支持數(shù)據(jù)、IO、命令、中斷等多種數(shù)據(jù)傳輸模式。

在協(xié)議實現(xiàn)上，即協(xié)議控制器的設計上，要采取低延時的數(shù)據(jù)轉(zhuǎn)發(fā)策略，將轉(zhuǎn)發(fā)延遲控制在1us以內(nèi)，這個對協(xié)議控制器實現(xiàn)提出了很高的挑戰(zhàn)。主要采用此一下方法：1）采用邊收邊轉(zhuǎn)發(fā)的數(shù)據(jù)傳輸模式，不采用存儲轉(zhuǎn)發(fā)模式，減小數(shù)據(jù)在單個節(jié)點上的轉(zhuǎn)發(fā)延遲，提高系統(tǒng)實時性。2）在協(xié)議設計時，優(yōu)化設計，壓縮信息頭的長度，并將重要信息都放在信息頭前面，以方便轉(zhuǎn)發(fā)時進行快速判斷。3）設計了完備的數(shù)據(jù)幀回收機制，通過節(jié)點ID、傳輸計數(shù)器等方式保證了廢數(shù)據(jù)幀的可靠回收。同時，采用CRC校驗碼校驗數(shù)據(jù)的正確性。

一般的網(wǎng)絡接口設備在轉(zhuǎn)發(fā)數(shù)據(jù)是都采用存儲轉(zhuǎn)發(fā)的方式，轉(zhuǎn)發(fā)延遲過大，導致整個系統(tǒng)的延時加大，實時性降低。采用即時收/轉(zhuǎn)（邊收邊轉(zhuǎn)發(fā)）模式，在接收數(shù)據(jù)的同時完成處理和轉(zhuǎn)發(fā)，代替常用的存儲轉(zhuǎn)發(fā)模式，只需4個時鐘周期便可完成判斷&轉(zhuǎn)發(fā)，典型數(shù)據(jù)幀是（長度256Byte）轉(zhuǎn)發(fā)延遲比存儲轉(zhuǎn)發(fā)縮短了30倍以上。實測延時小于0.6us。

.          光纖HUB的換網(wǎng)動態(tài)重構(gòu)及數(shù)據(jù)監(jiān)測技術

利用高速開關陣列及FPGA集成的高速收發(fā)器，構(gòu)建一個開關陣列，通過開關陣列的切換，形成內(nèi)外雙環(huán)的數(shù)據(jù)傳輸通路，是光纖網(wǎng)絡數(shù)據(jù)在邏輯上形成一個環(huán)形傳輸方式，并通過FPGA收發(fā)器實時采集數(shù)據(jù)實現(xiàn)網(wǎng)絡狀態(tài)的監(jiān)控及故障節(jié)點的自診斷自隔離。

.          高速電路設計及仿真驗證技術

光纖反射內(nèi)存網(wǎng)絡波特率2.5Gbps，電信號的這個數(shù)據(jù)通訊速率下傳輸，屬于高速電路設計。為保證數(shù)據(jù)可靠傳輸、保證系統(tǒng)的電磁兼容性、信號完整性，對電路板PCB設計提出了較高的要求。為保證設計質(zhì)量，采用了Cadence公司的SigXplorer軟件進行電路仿真，對仿真結(jié)果進行多輪迭代來改進設計。